TSMC diungkapkan pembaruan peta jalan utama untuk rangkaian teknologi proses N3 (kelas 3 nanometer) pada Simposium Teknologi Amerika Utara 2023 minggu ini. Sebagai simpul kinerja tinggi terakhir TSMC berdasarkan transistor FinFET, N3 akan bertahan selama bertahun-tahun dan akan mencakup beberapa versi, termasuk N3P, penyusutan optik N3E yang meningkatkan kinerja, dan N3X yang berfokus pada kinerja untuk aplikasi HPC yang menoleransi kebocoran dan daya tinggi .
Produksi massal TSMC pada teknologi proses N3 (juga dikenal sebagai N3B) sudah berlangsung, tetapi node ini menggunakan litografi ultraviolet ekstrim hingga 25 lapisan dan bahkan dapat menggunakan pola ganda EUV, yang membuatnya menjadi node yang sangat mahal untuk digunakan. Hasilnya, TSMC mengharapkan sebagian besar kliennya untuk menggunakan N3E, yang dapat menggunakan EUV hingga 19 lapisan, tidak menggunakan EUV pola ganda, memiliki jendela proses yang lebih luas, dan hasil yang lebih baik. N3E, yang akan digunakan untuk manufaktur volume tinggi pada H2 2023, juga akan menjadi dasar evolusi 3nm TSMC selanjutnya.
Langkah pertama dalam evolusi itu adalah N3P. Teknologi ini sebagian besar akan menjadi penyusutan optik N3E yang akan menampilkan beberapa penyempurnaan lain yang memungkinkan peningkatan kinerja 5% pada kebocoran yang sama, pengurangan daya 5% hingga 10% pada jam yang sama, dan kepadatan transistor 4% lebih tinggi untuk ‘ chip campuran yang terdiri dari 50% logika, 30% SRAM, dan 20% sirkuit analog.
Sebagai penyusutan optik N3E, N3P mempertahankan aturan desainnya, memungkinkan perancang chip untuk menggunakan kembali IP N3E pada node baru. Ini agak penting karena perusahaan desain IP seperti Ansys, Cadence, dan Synopsys sudah memiliki banyak IP yang ditujukan untuk chip N3E. Sementara itu, penyusutan optik menyiratkan peningkatan kepadatan untuk semua jenis transistor dan sirkuit, termasuk SRAM, jenis sirkuit yang telah berjuang untuk menyusut dalam beberapa tahun terakhir (sesuatu yang sangat buruk untuk desain intensif SRAM modern). N3P akan siap diproduksi massal pada tahun 2024.
Mengikuti N3P, TSMC berencana untuk lebih memperluas keluarga N3 dan mencabangkannya menjadi aplikasi komputasi berkinerja tinggi seperti CPU dan GPU dengan N3X. Proses fabrikasi ini diproyeksikan untuk memberikan setidaknya 5% frekuensi lebih tinggi dibandingkan dengan N3P dan juga memungkinkan voltase yang jauh lebih tinggi, yang selanjutnya akan meningkatkan jam dengan biaya kebocoran keseluruhan yang lebih tinggi.
| Baris 0 – Sel 0 | N3X vs N3P | N3P vs N3E | N3E vs N5 | N3 vs N5 |
| Peningkatan Kecepatan @ Kekuatan Sama | +5% Fmaks @ 1.2V | +5% | +18% | +10% ~ 15% |
| Pengurangan Daya @ Kecepatan Sama | ? | -5% ~ -10% | -32% | -25% ~ -30% |
| Kepadatan Logika | sama | 1,04x | 1,7x | 1,6x |
| Mulai HVM | 2025 | H2 2024 | Q2/Q3 2023 | H2 2022 |
TSMC menegaskan bahwa simpul N3X-nya dapat menangani setidaknya 1,2V, tegangan yang sangat tinggi untuk teknologi manufaktur kelas 3nm. Ini datang dengan trade-off yang cukup besar, karena TSMC mengantisipasi peningkatan kebocoran daya yang mengejutkan sebesar 250% dibandingkan dengan N3P. Ini menyoroti bahwa N3X terutama cocok untuk CPU HPC dan akan mengharuskan perancang chip untuk berhati-hati saat mengembangkan chip haus daya dengan kinerja tertinggi, seperti CPU pusat data dan menghitung GPU.
Dalam hal kerapatan transistor, N3X akan menyamai kemampuan N3P. TSMC belum menentukan apakah N3P dan N3E-nya akan memiliki aturan desain yang kompatibel, menyisakan ruang untuk intrik tentang apakah desain dapat dipindahkan di antara dua node.
