Di Simposium Teknologi Amerika Utara 2023 TSMC terungkap informasi lebih lanjut tentang teknologi proses kelas 2nm mendatang yang akan siap produksi pada tahun 2025 – 2026. Pabrik pengecoran terbesar di dunia berencana untuk memperluas keluarga N2 dengan N2P yang akan mendapatkan power rail di bagian belakang dan berjanji untuk meningkatkan kinerja, mengurangi konsumsi daya, dan meningkatkan kerapatan transistor. Selain itu, TSMC merencanakan N2X, sebuah node yang dirancang untuk memberikan kinerja maksimal dan mendukung voltase yang lebih tinggi.
N2 Memberikan Keuntungan Node Penuh
Teknologi proses N2 asli TSMC, yang akan memasuki produksi volume tinggi sekitar tahun 2025, memperkenalkan transistor Nanosheet gate-all-around (GAA). Jika dibandingkan dengan N3E, node baru ini menjanjikan peningkatan kinerja sebesar 10% hingga 15% dengan jumlah daya dan transistor yang identik, atau mengurangi konsumsi daya sebesar 25% hingga 30% dengan tetap mempertahankan frekuensi dan kompleksitas yang sama. Mengenai penskalaan, TSMC menahan diri untuk memberikan angka terperinci, tetapi mengatakan bahwa teknologi fabrikasi baru akan memungkinkan peningkatan kepadatan chip sebesar 15%, yang merupakan istilah yang ambigu karena mencerminkan IC hipotetis yang mengandung logika 50%, SRAM 30%. , dan 20% sirkuit analog.
Kemajuan N2 TSMC tampaknya sesuai rencana. Pada simposiumnya, TSMC mengumumkan bahwa kinerja transistor Nanosheet GAA-nya telah mencapai lebih dari 80% dari spesifikasi targetnya dan bahwa hasil rata-rata IC uji SRAM 256Mb melebihi 50%.
N2P: Power Rail Bagian Belakang untuk Efisiensi Kinerja Lebih Tinggi
Sementara N2 memberikan keuntungan nyata dibandingkan N3E, penggantinya N2P menjanjikan lebih mengesankan. Proses kelas 2nm generasi kedua TSMC diatur untuk menggabungkan backside power delivery network (PDN) yang dirancang untuk meningkatkan kinerja transistor, menurunkan konsumsi daya, meningkatkan kerapatan transistor, dan menghilangkan risiko interferensi antara kabel data dan daya di dalam chip.
Pengiriman daya bagian belakang adalah salah satu inovasi terpenting dalam beberapa tahun terakhir karena back-end-of-line (BEOL) dan resistensi kontak telah menjadi tantangan utama pembuat chip untuk sementara waktu. Dengan memindahkan rel daya ke bagian belakang wafer, pengiriman daya bagian belakang memisahkan I/O dan kabel daya serta mengurangi peningkatan melalui masalah resistansi di BEOL.
Meskipun TSMC belum memberikan angka spesifik mengenai manfaat kinerja, daya, dan area (PPA) N2P dibandingkan N2, beberapa analis mengatakan bahwa PDN bagian belakang dapat menyebabkan penurunan konsumsi daya satu digit dan peningkatan kepadatan transistor dua digit. Mengingat bahwa TSMC kemungkinan akan melakukan pengoptimalan lebih lanjut ke N2P, perkirakan teknologi ini jauh lebih maju daripada N2 dan N3 baik dalam hal efisiensi kinerja maupun kepadatan transistor.
TSMC mengharapkan N2P siap untuk manufaktur volume tinggi (HVM) pada tahun 2026, jadi perkirakan chip aktual yang dibuat pada node ini akan dikirim pada tahun 2027. Dengan asumsi bahwa Intel memenuhi janjinya dan mengirimkan chip pertama yang dibuat pada teknologi produksi 20A (yang menggunakan keduanya Transistor RibbonFET GAA dan PDN bagian belakang PowerVia) pada tahun 2024, itu akan menjadi dua atau tiga tahun di depan TSMC dengan power rail bagian belakang.
N2X: Tegangan Tinggi untuk Performa Ekstrim
TSMC sedang mengembangkan N2X, proses fabrikasi yang dirancang untuk aplikasi komputasi kinerja tinggi (HPC) seperti CPU pusat data kelas atas. Secara umum, chip ini haus daya dan membutuhkan kemampuan untuk meningkatkan jamnya pada permintaan puncak. Ini berarti bahwa mereka harus mendukung tegangan dan arus tinggi. Karena node akan tersedia paling cepat pada tahun 2026, TSMC tidak menguraikan peningkatan kinerjanya atas N2, N2P, dan N3X sekarang. Sementara itu, seperti semua teknologi produksi terkini, kinerja dan efisiensi maksimal hanya dapat dicapai melalui co-optimization (DTCO) teknologi desain ekstensif antara pengecoran dan pengembang IP.
